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O circuito a seguir é de um registrador de deslocamento síncrono de entrada série e saída paralela. Supondo condição inicial (estado atual das saídas) igual a zero (Qn = 0), quantos períodos de clock são necessários para que uma entrada nível lógico alto (ENTRADA SÉRIE = 1) chegue até a saída Q0?

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GABARITO A resposta correta é: “3 períodos de clock.” Justificativa: Cada período de clock passa para a saída o nível que está na entrada. Assim, no 1º período de clock, a entrada do flip-flop 2 tem nível 1 e as demais 0. As saídas ficarão 100. No próximo período de clock, os flip-flops 2 e 1 tem nível alto em suas entradas, logo, suas saídas com o novo clock (2º clock) irão para 110. No 3º clock, todas as saídas irão para nível 1, pois suas entradas estão em 1. Dessa forma, o nível lógico 1 chega ao estágio Q0 após o 3º clock.